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微電子所在新型垂直納米環栅器件研究中取得突破性進展

稿件來源:先導中心 朱慧珑 尹曉艮 崔冬萌 發布時間:2019-12-09

      垂直納米環栅晶體管是集成電路2納米及以下技術代的主要候選器件,但其在提高器件性能和可制造性等方面面臨着衆多挑戰。在2018年底舉辦的國際集成電路會議IEDM上,來自IMECRyckaert博士1将垂直納米器件的栅極長度及溝道與栅極相對位置的控制列爲關鍵挑戰之一。 

      微電子所先導中心朱慧珑研究員及其課題組從2016年起針對相關基礎器件和關鍵工藝開展了系統研究,提出并實現了世界上首個具有自對準栅極的疊層垂直納米環栅晶體管(Vertical Sandwich Gate-All-Around FETsVSAFETs),獲得多項中、美發明專利授權,研究成果近日發表在國際微電子器件領域的頂級期刊《IEEE Electron Device Letters》上(DOI: 10.1109/LED.2019.2954537)。 

      朱慧珑課題組系統地研發了一種原子層選擇性刻蝕鍺矽的方法,結合多層外延生長技術将此方法用于鍺矽/矽超晶格疊層的選擇性刻蝕,從而精确地控制納米晶體管溝道尺寸和有效栅長;首次研發出了垂直納米環栅晶體管的自對準高k金屬栅後栅工藝;其集成工藝與主流先進CMOS制程兼容。課題組最終制造出了栅長60納米,納米片厚度20納米的pVSAFET。原型器件的SSDIBL和電流開關比(Ion/Ioff)分别爲86mV/dec40mV1.8x105 

  該項目部分得到中國科學院集成電路創新研究院項目(Y7YC01X001)的資助。 

 

 

  左上:STEM頂視圖,用原子層選擇性刻蝕鍺矽的方法制作的直徑爲10納米的納米線(左)和厚度爲23納米的納米片(右) 

  右上:具有自對準高k金屬栅的疊層垂直納米環栅晶體管(VSAFETs)TEM 截面圖(左)及HKMG局部放大圖(右) 

  下: pVSAFETs器件的結構和I-V特性:器件結構示意圖(左),轉移特性曲線(中)和輸出特性曲線(右)


References: 

  1. J. Ryckaert, "3D integration for density and functionality," in 2018 IEEE International Electron Devices Meeting (IEDM), short course, San Francisco, USA, 2018. 

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